Andes Technology Corporation kondigt aan dat zijn AndesCore? A25 RISC-V CPU IP en AE350 perifeer subsysteem is gehard en ingebed in de GW5AST-138 FPGA-chip van GOWIN Semiconductor. Deze integratie, een van de eerste complete RISC-V microcontrollers in een FPGA, biedt ontwerpers de kracht van de A25 processor en de randapparatuur die de meeste processoren nodig hebben zonder dat er FPGA-bronnen worden verbruikt.

Zo kan het hardwareteam de FPGA vullen met hun ontwerp met toegevoegde waarde, terwijl het softwareteam tegelijkertijd applicatiecode kan maken op basis van het rijke RISC-V ecosysteem. De AndesCore? A25 harde kern, die draait op 400 MHz, ondersteunt de RISC-V P-extensie DSP/SIMD ISA (draft), enkel- en dubbelprecisie drijvende komma- en bit-manipulatie-instructies, en MMU voor Linux-gebaseerde toepassingen.

Het AE350 AXI/AHB-gebaseerde platform wordt geleverd met level-one geheugens, interrupt-controller, debugmodule, AXI en AHB busmatrixcontroller, AXI-naar-AHB-brug en een verzameling fundamentele AHB/APB bus IP-componenten die vooraf als systeemontwerp zijn geïntegreerd. DDR3-controller en SPI-Flash-controller in het FPGA-weefsel ondersteunen de 32KByte I-Cache en D-Cache van de A25 na cache-misses. Off-chip DDR3 voorziet in datageheugen, SPI-Flash bevat het instructiegeheugen van de A25 (codes gekopieerd van SPI-Flash naar DDR3 en Cache bij het opstarten). Naast hard instantiated functies, biedt de GOWIN GW5AST-138 FPGA fabric 138K LUT's voor implementatie van aangepaste ontwerpen.

GOWIN EDA biedt een gebruiksvriendelijke FPGA hardware ontwikkelomgeving voor de Arora V. De omgeving ondersteunt meerdere RTL-gebaseerde programmeertalen, synthese, plaatsing en routing, bitstream generatie en download, vermogensanalyse en in-device logic analyzer. De GW5AST-138 FPGA met SDK met GOWIN_V1.9.9 Beta-3 zal beschikbaar zijn op 18 augustus 2023 via distributie.