Cadence Design Systems, Inc. heeft aangekondigd dat zijn PHY en Controller IP voor de PCI Express® (PCIe®) 5.0 specificatie in de TSMC N7, N6 en N5 procestechnologieën geslaagd zijn voor de certificeringstests van PCI-SIG® tijdens het eerste evenement in de industrie voor PCIe 5.0 specificatie compliance dat in april gehouden werd. De Cadence® oplossingen werden volledig getest en voldeden aan de volledige snelheid van 32GT/s voor PCIe 5.0 technologie. Het nalevingsprogramma voorziet ontwerpers van testprocedures om te beoordelen of de PCIe 5.0 interfaces op hun system-on-chip (SoC) ontwerpen zullen werken zoals verwacht.

Het Cadence IP voor PCIe 5.0 technologie bestaat uit een PHY, begeleidende controller en Verificatie IP (VIP) gericht op SoC-ontwerpen voor hyperscale computing, netwerk- en opslagtoepassingen met zeer hoge bandbreedte. Met Cadence's PHY en Controller Subsystem voor PCIe 5.0 architectuur, kunnen klanten extreem energie-efficiënte SoC's ontwerpen, terwijl de time-to-market versneld wordt.
De Cadence IP voor PCIe 5.0 architectuur ondersteunt de Intelligent System Design™ strategie van het bedrijf, die geavanceerde-node SoC ontwerp uitmuntendheid mogelijk maakt. De PCIe 5.0 Design Kits voor TSMC's N7, N6 en N5 procestechnologieën zijn nu beschikbaar voor licenties en levering. Cadence's uitgebreide portfolio van ontwerp IP-oplossingen in de geavanceerde processen van TSMC omvat ook 112G, 56G, die-to-die (D2D) en geavanceerde geheugen IP-oplossingen.